블로그 약 Imx6 프로세서는 단일 채널 LVDS 한계를 초과하는 고해상도 디스플레이를 가능하게합니다.

임베디드 시스템 설계에서, 고해상도, 고부흥률 LVDS 디스플레이를 운전하는 것은 점점 더 일반적인 동시에 도전적인 작업이 되었습니다.특히 1920x1080@60Hz의 해상도를 가진 단일 채널 LVDS 인터페이스를 지원하는 디스플레이를 대상으로 할 때, 148.5MHz의 필요한 픽셀 클럭 (Dotclock) 은 인터페이스 컨트롤러의 데이터 전송 속도에 상당한 요구를합니다.이 기사에서는 이러한 인터페이스 적응 과정에서 발견되는 주요 기술 병목에 대해 깊이 연구하고.MX6 시리즈 프로세서, 엔지니어에게 명확한 지침과 실용적인 기술 통찰력을 제공하는 것을 목표로합니다.

기술적인 곤경: 단일 채널 LVDS의 속도 제한

1920x1080@60Hz의 해상도를 가진 디스플레이의 경우 픽셀 클럭 (Dotclock) 은 148.5MHz입니다.LVDS (Low-Voltage Differential Signaling) 인터페이스는 전자기 간섭을 줄이고 전송 속도를 향상시키기 위해 차차 신호를 통해 데이터를 전송합니다.. 단일 채널 LVDS 구성에서, 각 페어 디ферен셜 라인은 일반적으로 하나의 데이터 비트를 전송합니다. 필요한 세리얼라이저 시계를 계산하기 위해,데이터 비트의 실제 수를 고려해야 합니다.일반적인 LVDS 데이터 전송 모델은 8 비트 픽셀 데이터 (RGB 채널) 를 데이터 라인에 매핑합니다. 그러나 실제 LVDS 전송 속도는 픽셀 시계의 단순한 배수가 아닙니다.데이터 인코딩과 클럭 곱셈과 같은 요소가 포함됩니다..

"148.5MHz 도트클럭 * 7 데이터 비트 = 1039.5MHz 세리얼라이저 클럭"의 계산은 표준 관행에서 벗어날 수 있거나 특정 코딩 스키마에 의존할 수 있습니다. A more conventional understanding is that the serializer clock for single-channel LVDS transmission of a 1920x1080@60Hz video signal is typically a multiple of the pixel clock to cover all pixel data and synchronization signals예를 들어, 8-비트 픽셀 데이터 전송이 사용된다면, 시리즈라이저 클럭은 이론적으로 픽셀 클럭의 8배가 되어야 합니다.실제 LVDS 인터페이스 설계 및 데이터 매핑 방법은 다를 수 있습니다.핵심 문제는 단일 채널 LVDS 인터페이스의 최대 세리얼라이저 클럭 주파수가 제한되어 있다면 (예: 언급 된 것처럼 595 MHz),고해상도 신호를 위한 단일 채널 전송을 직접 사용하는 것은 그 능력을 초과할 것입니다..

결론:제안된 "1039.5 MHz 시리즈화 시계"는 많은 단일 채널 LVDS 인터페이스의 하드웨어 한계를 초과할 가능성이 높습니다. (예를 들어, 595 MHz),일 채널 LVDS 인터페이스로 1920x1080@60Hz 디스플레이를 직접 구동하는 것이 불가능합니다..

솔루션: i.MX6 프로세서에서 듀얼 채널 LVDS 모드

단일 채널 LVDS의 속도 제한을 해결하기 위해 일반적인 해결책은 i.MX6 시리즈와 같은 프로세서의 이중 채널 LVDS 출력 기능을 활용하는 것입니다.이중 채널 LVDS 모드는 데이터 스트림을 두 개의 독립적인 LVDS 채널로 분할합니다., 효과적으로 전체 데이터 속도를 절반으로 줄이고 각 채널에 대한 시리즈라이저 클럭 요구 사항을 줄입니다.

이 모드에서는 데이터가 홀수 (ODD) 및 짝수 (EVEN) 부분으로 나뉘어 두 개의 LVDS 채널을 통해 전송됩니다. 원래 시리즈라이저 클럭 요구 사항이 1039.5 MHz라면,이중 채널 모드는 약 519으로 줄입니다.채널당 0,75 MHz, 일반적으로 i.MX6 프로세서의 LVDS 인터페이스 기능 (예를 들어 595 MHz 한계 이하) 에 해당한다.

결론:i.MX6의 듀얼 채널 LVDS 모드 (SPLIT 모드) 를 사용하는 것은 시리즈라이저 클럭 요구 사항을 줄이는 효과적인 솔루션입니다. 그러나 이것은 디스플레이 자체가 듀얼 채널 LVDS 입력을 지원하는 것을 요구합니다.즉, 두 채널의 데이터 스트림을 올바르게 병합해야 합니다..

주요 정보: ODD/EVEN 데이터 채널을 식별

이중 채널 LVDS 모드를 사용할 때 중요한 질문은 어떤 LVDS 채널 (보통 PHY의 물리적 인터페이스) 이 ODD 데이터를 전송하고 어떤 채널이 EVEN 데이터를 전송하는지 결정하는 것입니다.이것은 직접 디스플레이 드라이버 구성과 물리적 신호 연결에 영향을.

ODD/EVEN 데이터 채널 할당에 대한 정보는 일반적으로 다음 소스에서 찾을 수 있습니다.

1. i.MX6 기술 참조 설명서 (TRM):가장 권위있는 소스, LVDS 컨트롤러 동작, 레지스터 구성 및 채널 매핑을 상세히 설명합니다. TRM은 일반적으로 어떤 물리적 출력 포트 (예를 들어, LVDS0_TXP/N,LVDS1_TXP/N) 는 홀수 또는 짝수 데이터 스트림에 대응합니다..
2. i.MX6 전기적 특성 또는 데이터 시트:이 문서들은 핀 정의와 기능적 설명을 제공하며, 이는 간접적으로 채널 할당을 나타낼 수 있습니다.
3. 공식 EVK 개발 이사회 스케마:i.MX6 개발 보드를 사용하는 경우, 그 스케마에는 LVDS 인터페이스 연결과 프로세서의 LVDS 출력 핀이 트랜시버 또는 디스플레이 인터페이스에 연결되는 방식이 명확하게 표시됩니다.
4. 데이터 시트 또는 사용자 설명서를 표시합니다:주요 정보는 프로세서 쪽에 있지만 디스플레이의 문서에는 LVDS 인터페이스 핀 정의가 제공될 수 있습니다.이중 채널 모드 및 예상 데이터 채널 순서를 지원하는 것.
5. LVDS 드라이버/PHY 칩 데이터 시트:독립적인 LVDS 드라이버 또는 PHY 칩 (예를 들어, TI의 SN65LVDS 시리즈) 이 사용된다면, 데이터 시트는 채널 구성과 신호 할당에 대한 중요한 정보를 포함합니다.

참고:항상 특정 i.MX6 모델의 최신 기술 문서를 참조하십시오 (예를 들어, i.MX6Solo, i.MX6Dual, i.MX6Quad) 인터페이스 구성이 다를 수 있기 때문에.LVDS 인터페이스 요구 사항에 대한 디스플레이 제조업체와의 커뮤니케이션도 성공적인 적응에 중요합니다..

요약

1920x1080@60Hz 해상도의 단일 채널 LVDS 디스플레이를 조정하는 것은 데이터 속도 제한으로 인해 하드웨어 제한에 직면합니다.MX6 시리즈 프로세서는 듀얼 채널 LVDS 출력을 통해 실행 가능한 솔루션을 제공합니다., 채널별로 시리즈라이저 클럭 요구 사항을 줄이기 위해 데이터 스트림을 분할합니다. ODD/EVEN 데이터 채널 할당에 대한 가장 신뢰할 수있는 소스는 i.MX6 기술 참조 설명서 (TRM) 입니다.데이터 시트 (data sheet) 로 보충, 개발 보드 스키마 및 디스플레이 / PHY 칩 문서. 이러한 재료와 적절한 소프트웨어 구성에 대한 신중한 연구는 고해상도 LVDS 디스플레이 기능을 달성하는 데 중요합니다.